元スレIntelの次世代CPUについて語ろう 43

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951 :

ミラーリングじゃないんだからいちいちこっちに転載しなくてよろしい

955 :

どうみてもID変えた本人ですｗ

957 :

Intelの場合は、「トリック」ってのをスノボとかその辺の意味合いで使うのか。

958 :

>>233
けいおんなんてエロ同人以外には価値無いだろ（ｷﾘｯ

960 :

誤爆しまして、すまん？

961 :

ミラーリングわろた

970 :

>>968
卑怯だなほんと卑怯だわ

974 :

sandyのハードウェアトランスコーダ
結構API用意されてんだな。
おまけ程度の機能でビットレートぐらいしか指定できないと思っていた

975 :

なんでモバイル系のＡＭＤＣＰＵスレになってるんだ　うぜえええ

976 :

たるさんすげえな

979 :

>>975
蒸し返すなｗ

980 :

>>976
トレースキャッシュとuOpキャッシュを混同してるので滅茶苦茶な記事になってるな
SandyのはあくまでuOpキャッシュであってトレースキャッシュではない

981 :

混同はしてないんじゃないの？
トレースキャッシュの弱点を知っているから、SandyBridgeでのμopsキャッシュを利用した
分岐予測技術はIntelに一日の長があるってことを言いたいんじゃないんだろうか。

983 :

intel的には、「トレースキャッシュ」と言ってしまうことで、大失敗のPen4の再来を予感させて買い渋られてしまうのを避けたいってのが大きいんじゃないの
秘伝のタレを除けば、マイクロopのキャッシュという点でどっちも同じ

984 = 980 :

いやいや
トレースキャッシュはあくまでも分岐を跨いだ命令列を同一のキャッシュラインに格納して、
キャッシュアクセスあたりの命令供給数を通常のI$より増やすのが本来の存在意義だよ。
別にデコーダの前に置いたってトレースキャッシュはトレースキャッシュ。
x86の実装上、トレースキャッシュをデコーダの後に置けば内部命令の変換キャッシュにもなって
むしろそちらとしての機能のほうが性能への寄与が大きいっぽいというだけの話。

985 = 980 :

デコーダの前というのは語弊があるな
uOpへの変換前と訂正しておこう

986 = 981 :

>>984
ああ、そういう意味だと俺も混同してた。
あの文脈だとネトバのトレースキャッシュのことだから、μopsの命令列でって
当然の前提で読んでたし。

989 :

沖電気もAtomのチプセト作るのかｗｗｗ
IPFの時なんかやってたっけ？くらいの記憶しかねーｗ

992 :

>>991
違うって。単にIntelのPen4における実装で
トレースキャッシュはuopキャッシュの役割も果たしているというだけ。

本来は命令をアドレス順ではなく実行順にキャッシュラインに入れて
分岐した時にキャッシュラインへのアクセスがバラバラになるのを防ぐ技術。

993 :

http://journal.mycom.co.jp/articles/2010/09/25/idf09/index.html
> このL0キャッシュは、単なるキャッシュではなく、分岐した場合に命令を
> つなぎ合わせることが可能で、いわゆるトレースキャッシュである。

分岐先を管理しているなら何でもトレースキャッシュと言うべきか否か

994 :

トレースキャッシュは実装の名前だね
Pen4は他にもNetBurstなるユニークな名前を持ってるし

Pen4でまずかったのは、
・μOpバッファを1次命令キャッシュの代わりとして使ったこと
・デコーダの同時解釈数を1命令に下げたこと

Sandyでは、
ちゃんと1次命令キャッシュと強力なデコーダを持った上で
μOpバッファを追加してるから、
最小限のデメリットで最大限の効果が期待できる

997 :

たるさんとか
どうでもいい

998 :

>>994
実装の名前じゃないよ...
「トレース」キャッシュだ。概念の名前

999 :

うめちゃえ

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